在 ASIC SoC 开发设计过程中，原型验证（Prototype）和硬件仿真（Emulator）是两种不同的验证方法，AMD Xilinx FPGA在Prototype 和Emulator方案发挥着重要作用。
Prototype是指使用可编程逻辑构建的硬件平台，用于验证 ASIC 或 SoC 设计。原型设计的主要目的是在硬件级别模拟整个芯片系统，以便在实际生产 ASIC 或 SoC 芯片之前识别和解决潜在的设计问题。它使得设计人员能够快速验证 ASIC 设计的功能和性能，同时也可对 IP/RTL 进行验证。
Emulator是一个专用的硬件设备，用于在更高层次上模拟芯片设计的功能和性能。与原型设计相比，仿真器可以在设计流程的早期阶段进行验证，从而在整个设计过程中节省时间和成本。往往使用 FPGA 来模拟 ASIC 设备的行为，这使得设计人员在设计、验证和优化 ASIC 设备之前进行快速迭代和测试。
【资料图】
比如Synopsys 的 HAPS FPGA 原型解决方案，使用 Xilinx 的 Virtex UltraScale 系列 FPGA 器件。它提供了模块化、可扩展的原型设计平台，可以满足各种 ASIC 和 SoC 验证需求。HAPS解决方案还包括专用的原型编译器，以便将 RTL 代码高效地转换为 FPGA 实现。
二、AXI Chip2Chip IP详细介绍
AXI Chip2Chip IP 是一种基于 AXI4 协议的高性能片间通信解决方案，支持灵活的参数配置，如数据宽度、时钟频率等。这使得它可以在多个芯片之间实现高速、低延迟的数据传输，从而提高 ASIC SoC 原型设计和 ASIC 模拟器的性能。
本文demo主要涉及片间高速通信，选择Aurora64B/66B接口和AXI4总线，通过VUP的25Gx4光口进行互联，实现两片VUP片间通信。
AXI Chip2Chip 的功能类似于bridge，可通过 AXI 接口无缝连接两个设备， AXI Chip2Chip (C2C) IP 分为两部分，C2C 主机和 C2C 从机，并且是点对点连接，因此每个slaver需要一个单独的master。如下图所示，C2C master 有一个 AXI4 slave 接口。C2C master AXI 接口上的任何 AXI 事件都被打包并通过收发器传输到 C2C slaver。
首先，根据应用场景和性能要求，配置 AXI Chip2ChipIP 的参数，如数据宽度、时钟频率等。
下面详细介绍各配置选项含义：
全局配置选项：
Chip2Chip AXI Mode：选择主从模式；
AXI Clocking Mode：时钟配置，选择 Chip2chip 核的钟和 SelectIO 的钟是否同步；Chip2Chip AXI4-Lite Mode：AXI4-Lite模式选择；
AXI接口配置选项：
AXI Data Width：数据位宽选择，主设备和从设备数据位宽需保持一致；
AXI ID Width：为通道的信号提供标识，主从设备需保持一致；
AXI WUSER Width：写数据通道传输的边带信息，主从设备需保持一致；
物理层配置选项：
Chip2Chip PHY Type：物理层接口类型，有 SelectIO DDR, SelectIOSDR, Aurora 8B/10B, Aurora 64B/66B选择；
Chip2Chip PHY Width：宽度选择，主设备和从设备中间的 FPGA IO的实际数量；
Chip2Chip PHY Frequency：当接口类型为 SelectIO 时，共同钟（common clock）模式下，m_aclk_out由MMCM产生，Chip2Chip PHY Frequency为 MMCM 的参考频率；
Enable Link Handler：选择后，增加axi_c2c_lnk_hndlr_in_progress指示端口；
然后，在 Vivado 设计套件中将 IP 集成到 FPGA 设计中，并将其连接到其他模块，如处理器、内存控制器等，这里的测试demo，是由Traffic Generator生成数据，发送给C2C IP，通过25G X 4光口传输出去，到对方芯片接收后进行Check。
在设计完成后，使用仿真工具验证 AXI Chip2Chip IP 的功能正确性。根据仿真结果进行调整和优化。
三、AXI Chip2Chip IP的优缺点
四、结论
